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掲載開始日：2024/06/25 応募が集まり次第終了

デジタル回路設計エンジニア

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掲載開始日：2024/06/25 応募が集まり次第終了

募集情報

職種/仕事内容	仕事内容主に【国内大手半導体・電機メーカーと直取引】電子回路設計やファームウェア設計の各工程全般をお任せします。 Verilog HDLやVHDL、Cなどの言語を用いたLSI設計(FPGA、ASIC)やファームウェア設計を手がけます。 ■デジタル回路設計 (マイコン・CPU DSP・FPGA など) ■半導体・IC (アナログ・デジタルメモリなど) ■アナログ回路設計 (パワーエレクトロニクス･高周波 RF・通信など) ■ファームウェア設計 (システム設計、組み込みソフト、評価)

職種/仕事内容

仕事内容
主に【国内大手半導体・電機メーカーと直取引】電子回路設計やファームウェア設計の各工程全般をお任せします。
Verilog HDLやVHDL、Cなどの言語を用いたLSI設計(FPGA、ASIC)やファームウェア設計を手がけます。

■デジタル回路設計 (マイコン・CPU DSP・FPGA など)
■半導体・IC (アナログ・デジタルメモリなど)
■アナログ回路設計 (パワーエレクトロニクス･高周波 RF・通信など)
■ファームウェア設計 (システム設計、組み込みソフト、評価)

対象となる方	求めている人材 20代～ 50代と幅広い年齢層のエンジニアがいます！【学歴不問】なんらかの電子回路設計等の経験をお持ちの方 (ファームウェア設計の経験も歓迎) ◎ジャンルや分野問わず回路設計の経験がある方歓迎 ◎経験が浅い方もご応募いただけます! (習熟度に応じた研修あり) 【歓迎条件】・回路設計エンジニアとして誇りを持った仕事に携わりたい専門性の高い仕事を通して技術力を向上したい・働きやすい環境でキャリアアップを目指したいその他にも、下記の経験がある方であれば活躍できる環境があります。 ■マイコン CPU 通信などの回路設計経験のある方※デジタル・アナログ問わず ■半導体・ICの回路設計経験のある方※デジタル・アナログ問わず ※第二新卒歓迎 ※社会人経験10年以上歓迎【特に優遇する条件】 ■ Verilog HDL, VHDLでの電子回路設計経験 ■ファームウェア設計経験 ■アナログ回路設計経験 ■C, Python プログラミング経験があり、電子回路に興味がある方
勤務地	株式会社エッチ・ディー・ラボ神奈川県横浜市港北区新横浜３丁目１８番地１４住生新横浜第２ビル４F
アクセス	交通・アクセス新横浜駅北口より徒歩7分
勤務時間	変形労働時間制勤務時間詳細実働時間：1日あたり8時間平均勤務日数：1ヶ月あたり20日〜 22日 9:00~18:00 (所定労働時間8時間休憩60分) 【フレックスタイム制の場合】フレキシブルタイム/なしコアタイム/10:30~15:30 標準的な勤務例/9:30~18:30 ★「子育て社員」も応援します! 子どもの送り迎えや行事への参加など、柔軟に対応することが可能です。 ★自由度の高い環境! 勤務時間の調整ができます。有給休暇も好きな時に取得できるため、プライベートに合わせて予定を組むことも可能です!
給与	月給300,000円〜500,000円給与詳細基本給：月給 30万円〜 50万円固定残業代：なし【一律手当】全員に一律で支払われる通勤・皆勤・家族手当金額：なし全員に一律で支払われるその他手当金額：なし ■通勤手当(全額支給) ■住居手当 (会社規定に基づく) 昇給年1回(4月) 賞与年2回(6月・12月)、インセンティブボーナス (3月)
休日休暇	休日休暇 ■完全週休2日制(土・日・祝日) ■年間休日124日 1年末年始休暇 ■慶弔休暇 ■有給休暇入社時小心支給、年15日~20日在付与 ■産前産後休暇 ■育児休暇 15日以上の運統休暇去取得可能!
試用期間	試用期間あり試用・研修期間：3ヶ月試用・研修期間の条件：本採用と同じ
待遇・福利厚生	【保険制度】雇用保険、労災保険、健康保険、厚生年金待遇・福利厚生【福利厚生】 ■社会保険完備(雇用・労災・健康厚生年金) ■交通費全額支給 ■退職金制度 ■住宅斡旋制度 ■引越し代補助 ■私服勤務可 ■研修制度充実 ■企業型DC（企業型確定拠出年金） ■福利厚生横浜市勤労者福祉共済（愛称:ハマふれんど）
職場環境・雰囲気	職場環境喫煙所：喫煙所あり（屋内）